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台积电官宣启动 2nm 工艺研发 预计 2024 年投产

时间：2019-06-18 15:02来源：芯智讯

摘要：2nm工艺是一个重要节点，MetalTrack（金属单元高度）和3nm一样维持在5x，同时GatePitch（晶体管栅极间距）缩小到30nm，MetalPitch（金属间距）缩小到20nm，相比于3nm都小了23％。

今年4月初，晶圆代龙头大厂台积电宣布，其5nm制程已正式进入试产阶段，并已在开放创新平台下推出完整的5nm设计架构。现在，台积电官方又宣布，正式启动2nm工艺的研发，工厂设置在位于台湾新竹的南方科技园，预计2024年投入生产。

按照台积电给出的指标显示，2nm工艺是一个重要节点，Metal Track（金属单元高度）和3nm一样维持在5x，同时Gate Pitch（晶体管栅极间距）缩小到30nm，Metal Pitch（金属间距）缩小到20nm，相比于3nm都小了23％。

 
 
台积电没有透露2nm工艺所需要的技术和材料，看晶体管结构示意图和目前并没有明显变化，能在硅半导体工艺上继续压榨到如此地步真是堪称奇迹，接下来就看能不能做到1nm了。当然，在那之前，台积电还要接连经历7nm+、6nm、5nm、3nm等多个工艺节点。

 
 
其中，台积电的7nm+工艺将首次引入EUV极紫外光刻技术，目前已即将量产；而6nm只是7nm的一个升级版，预计明年第一季度试产；5nm工艺将全面导入EUV光刻，已经开始风险性试产，明年底之前有望实现量产，苹果A14、AMD五代锐龙（Zen 4都有望采纳）；3nm有望在2021年试产、2022年量产。三星也早就规划到了3nm，预期2021年量产。
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