作者：James R. Staley，高级产品应用工程经理

 

同步转换器的工作原理是交替切换控制开关和同步开关器件（通常是FET）的通断状态。这种操作的时序非常重要。如果关断一个开关与接通另一个开关之间的延迟时间过长，效率就会受到影响。如果延迟时间不够长，当大量电流流过这对开关时，就可能发生所谓的“直通”现象。这会显著降低效率，并可能损坏元器件。本文是关于智能GaN降压控制器设计的两篇文章中的第一篇，讨论了所涉及的动态特性及其正确测量方法。

引言
在电源转换领域引入氮化镓(GaN)等宽带隙FET器件，能够实现更高的能量密度、更快的开关速度和更低的损耗，这主要得益于这类器件显著降低的栅极电容(Cg)。然而，GaN FET的V_GS限制非常严格，且其不具备体二极管。因此，如果为了避免栅极振铃而降低栅极摆率，则在较长死区时间下，反向导通损耗会大幅增加。此外，GaN FET同样容易遭受直通效应的有害影响。因此，为了充分利用这类器件，必须优化死区时间。来看一下图1所示的典型应用。这是一种15 V至36 V_IN、12 V/15 A降压转换器，采用LTC7891。这款器件专门设计用于驱动GaN器件。我们将以此应用电路为例，探讨如何准确测量死区时间和过冲，同时优化栅极电阻。
 

图1.800 kHz、15 V到36 V_IN、12 V降压型稳压器提供高达15 A的输出
 

这款降压转换器具有智能近零死区时间，其开关网络由驱动控制开关Q1顶部栅极(TG)和同步开关Q2底部栅极(BG)的控制器组成。顶部栅极通过单独的上拉/下拉电阻（TGUP、TGDN）驱动，底部栅极通过单独的上拉/下拉电阻（BGUP、BGDN）驱动。每个开关周期中的开关电流利用输出滤波器网络L1和COUT进行平均，产生一个稳定输出电压。

 

理想转换器的开关没有能量损耗，其通断会瞬时完成且完全同步。然而，虽然GaN FET因其低电容而能够比其他技术更快地导通和关断，但在控制器指令开关导通与开关达到完全导通状态之间仍存在延迟。开关的关断也是如此。由于这种延迟，开关存在转换损耗，构成了开关操作总损耗中不可忽略的重要部分。这些损耗会转化为开关热量，从而影响效率，并最终对FET的运行施加热限制。如何有效应对这些由非理想开关施加的限制呢？
 

如果两个开关同时完全导通（哪怕持续时间非常短暂），低RDS(ON)将造成VIN与GND之间短路，最终将导致开关彻底失效。如果两个开关均处于部分导通状态，高漏电流将导致瞬时高温，此现象会致使开关承受热应力，进而缩短其使用寿命。这种情况就是所谓的“直通”（图2）。在初始切换阶段，大约有8 ns的死区时间，开关电流首先以正常di/dt速率达到输入电流水平，随后随着电感充电而逐渐上升。下一转换阶段具有对称的上升沿和下降沿，两个晶体管可以同时处于部分导通状态，导致漏极电流出现明显的尖峰，但仍低于I(DS)MAX。最后的转换阶段允许导通时间重叠2 ns，漏极电流尖峰远超FET额定漏极电流。
 

图2.死区时间不足导致的直通

表1.48 V至12 V、500 kHz FSW、20 ns死区时间下的损耗


表2.DTC模式配置

基于GaN的设计现在似乎陷入了两难境地。死区时间设定过短，可能导致直通故障，使开关器件瞬间损毁；而死区时间设定过长，则可能引发过热，导致器件因焊点失效而从电路板脱落。如何在高效转换与充足安全裕度之间取得适当的平衡？解决这一难题的最简单方法，或许是选用具备智能近零死区时间或芯片级自适应死区特性的转换器。LTC7890和LTC7891降压控制器分别是双通道/单通道降压设计，专门用于驱动GaN FET，具有引脚可选的智能近零死区时间、自适应死区时间和精密电阻可调死区时间控制选项。这种架构能够巧妙地测量实际V_GS和V_SW电平，从而智能地控制时序，确保驱动任何器件时都能实现精确性和安全性。其核心在于通过快速调整来精准控制死区时间。与传统的开环栅极驱动不同，它会实时调整死区时间，确保开关的导通和关断完全按照控制器的指令发生，而非受栅极信号、寄生栅极电阻和电容所左右。这样不仅能有效降低反向导通损耗，还能充分利用GaN固有的近零反向恢复损耗特性。关于这些工作模式的完整指南，请参见表2。用户只需验证设定的模式和时序是否正确实现。不过，验证过程本身也存在一些挑战，设计人员必须首先解决这些挑战。

 
连接器本身是就是一种权衡的体现。表面贴装MMCX连接器会占用电路板空间，这对于那些要求紧凑布局和高功率密度的设计而言，无疑是一个问题。如果连接器被（理想地）直接部署于FET的栅极和源极引脚之间，且不引入额外的栅极走线，这可能导致布局比预期更分散。另一方面，若将连接器放置在布局的边缘，则会引入额外的走线电感和电阻，进而降低测量准确度。另一种方案是使用通孔接头，这些接头仅用于测量，在最终装配时可移除。但是，这种方案需要借助适配器，不仅会略微增加寄生效应，还要在焊盘堆叠结构的所有层上都预留环形开口。通过合理权衡各项因素并优化电路布局，可有效抑制探头寄生参数引起的过冲与振铃（图5）。红框中的原始布局将MMCX连接器牢固连接到开关节点，栅极节点通过通孔和内部走线连接到GaN FET的栅极焊盘。红色波形显示振铃幅度超过+6.4 V/–9.1 V。仍使用相同的2.2 Ω上拉/1.0 Ω下拉栅极电阻，但修改蓝框中的布局，将MMCX本体与开关节点分开，代之以开尔文连接，由此测得的蓝色波形显示，顶部栅极关断时的振铃幅度降低至+2.4 V/–1.8 V。值得注意的是，即使只是对电路布局进行些许调整，也可能显著影响过冲的测量结果，而这一参数对于抑制过冲并避免GaN FET被过度驱动至关重要。

 
一旦测量技术得到验证，验证死区时间的过程便可开始。无论采用哪种探头测量顶部波形，第一步始终是利用一个公共信号源，对探头进行相对于底部信号的去偏斜处理。死区时间是相对的，只要公共信号无任何水平偏移，那么一个通道相对于另一个通道的偏斜就无关紧要。这也有助于确保增益误差和失调（光学探头的常见问题）得到纠正，或者至少知道存在误差和失调，以便在测量后进行调整。在采集用于决策的数据之前，务必让光学探头达到热稳定状态。此外，通常建议记录所有增益和失调设置。
 
完成设置后，应在应力最低的电压和电流下（降压控制器使用较低V_IN，升压控制器使用较高V_IN）进行基线测量，然后再挑战设计的功率极限。栅极过冲会随着输入电压和输出电流的变化而变化，如果设计的裕度有限，最好在达到极限应力之前发现并纠正过冲问题。如果用于测试的示波器具有参考光标，建议将光标放置在GaN V_G数据手册规格的上限和下限处，以便直观地查看可接受的范围。使用开关节点波形来触发并叠加顶部和底部栅极波形，以获得死区时间的最佳图像。最好使用差分或光学探头来测量顶部栅极波形。如果测量必须相对于接地端进行，通常建议使用示波器波形数学函数（如果可用），从顶部栅极节点输入中减去开关节点，以获得一个基于虚地的波形进行分析。