IC Compiler II 全新升级实现吞吐量2倍增速并降低 10% 总功耗_资讯频道

IC Compiler II 全新升级实现吞吐量2倍增速并降低 10% 总功耗

时间：2019-08-06 14:15来源：21Dianyuan

摘要：Realtek为其新一代通信网络设计部署ICCompilerII

• 最新版IC Compiler II通过新一代分布式并行、智能场景管理、高效基础设施扩展和固有核心引擎算法，提供快2倍的吞吐量
• 创新型功耗降低技术，包括预测总功耗优化、电压降驱动优化和动态电压驱动的时钟调度，使总功耗降低10%
• 新一代基于Arc的统一CCD优化、增强的寄存器流水线、拓扑互连规划和物理感知逻辑再综合可带来5%的面积和时序改进

新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日发布最新旗舰版IC Compiler™ II布局布线系统，包括数项新的创新技术，为汽车、云计算、人工智能、网络和无线应用等广泛垂直市场的新一波前沿设计带来卓越的结果质量(QoR)和最短的得出结果时间(TTR)。IC Compiler II可将总功耗降低10%、面积减少5%、时序改进5%、运行速度提高2倍。基于这些显著的技术优势，Realtek在新一代通信网络设计中部署了最新的IC Compiler II技术，以满足严苛的功耗、性能和面积(PPA)预算，同时减少获得设计结果的用时。

Realtek副总裁兼发言人Yee-Wei Huang表示：“设计复杂的网络通信器件，并在不影响设计时间表的情况下实现最高的结果质量，对于我们的目标市场至关重要。因此，我们与新思科技密切合作，部署最新的IC Compiler II技术，并实现了高达2倍的运行速度提升。我们对于高效实现积极的结果质量并满足上市时间目标非常有信心。”

IC Compiler II可实现卓越结果质量的关键新技术包括：
• 公共物理优化基础设施
• 新的基于Arc的统一时钟数据同步优化技术(CCD)
• 物理感知逻辑再综合和动态压降驱动型功耗成形
• IC Compiler II内的RedHawk™ Analysis Fusion 电压降驱动的优化
• 穷举路径分析(PBA)和signoff准确度带来了无可匹敌的设计收敛

包括固有核心引擎算法加速、智能场景管理、高效硬件扩展和流并发的多种新的加速改进，可带来快2倍的设计吞吐量。

新思科技芯片设计事业部总经理Sassine Ghazi表示：“IC Compiler II布局布线解决方案是新一代复杂设计的首选工具，对推动功耗、性能和面积边界至关重要。Realtek等用户处于创新前沿，采用最新版IC Compiler II真实见证了新思科技的布局布线解决方案在设计实现结果质量方面引领业界的地位，并可以帮助他们提供差异化产品。”

新思科技简介
新思科技（Synopsys, Inc., 纳斯达克股票代码：SNPS）是众多创新型公司的Silicon to Software™（“芯片到软件”）合作伙伴，这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为全球第15大软件公司，新思科技长期以来一直是电子设计自动化（EDA）和半导体IP领域的全球领导者，并且在软件安全和质量解决方案方面也发挥着越来越大的领导作用。无论您是创建高级半导体的片上系统(SoC)设计人员，还是编写需要最高安全性和质量的应用程序的软件开发人员，新思科技都能够提供您所需要的解决方案，帮助您推出创新性的、高质量的、安全的产品。有关更多信息，请访问www.synopsys.com。

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