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大厂竞相投入，扇出型晶圆级封装渐成主流

时间：2018-04-17 09:43来源：新电子

摘要：FOWLP自2016年以来，已成为半导体产业众所瞩目的焦点，尽管FOWLP在设计上有其限制，但靠着本身低成本、高效能的特性，FOWLP在市场上仍占有一席之地，随着3DIC技术持续发展，FOWLP声势也持续看涨。

FOWLP自2016年以来，已成为半导体产业众所瞩目的焦点，尽管FOWLP在设计上有其限制，但靠着本身低成本、高效能的特性，FOWLP在市场上仍占有一席之地，随着3D IC技术持续发展，FOWLP声势也持续看涨。
 
扇出型晶圆级封装(Fan-Out Wafer Level Package, FOWLP)是半导体产业最新的热门话题。自台积电于2014年宣布将以其InFO制程跨入FOWLP市场，并于2016年第二季起正式导入量产后，多晶粒封装技术终于凭着低成本、小尺寸、低功耗以及高效能等特性，成为市场主流。
 
FOWLP优势
简单来说，FOWLP是一种把来自于异质制程的多颗晶粒结合到一个紧凑封装中的新方法(图1)。它与传统的矽载板(Silicon Interposer)运作方式不同。
 
 
图1 扇出型晶圆级封装能大幅缩小封装的占位面积
 
而FOWLP主要的特色与优势在于：
 
‧ 不残留矽晶圆
虽然FOWLP通常需要利用矽晶圆作为载体，但矽晶圆不会留在封装中。晶粒到晶粒以及晶粒到球闸阵列封装(BGA)的连接性是直接透过封装的重布层(RDL)来实现的。
 
‧ 成本较低
FOWLP不需要中介层或插入矽穿孔(TSV)，因此成本较低。而且，还不必担心TSV对电气特性带来的负面效应。
 
‧ 属无基板封装
FOWLP是一种无基板(Substrate-less)的封装方式，所以其垂直高度较低。此外，缩短与散热片之间的距离，也较不用担心热冲击。
 
‧ 实现POP设计
归功于免除了基板与中介层而取得的薄型化优势，FOWLP能提供额外的垂直空间让更多的元件可以向上堆叠。这是透过矽穿封装孔(TPV)来达成的，并能进一步实现层叠封装(POP)设计。与TSV不同，TPV比较像传统使用的通孔(Via)，因此较不用担忧良率与可靠性。当要在封装中整合第三方DRAM时，此作法特别有用(图２)。
 
 
图2 封装整合工具能让设计资料的互通更为顺畅
 
虽然FOWLP有上述的优点，并不意谓它在设计上没有特定的挑战。
 
资料交换受限FOWLP设计难处
封装设计与积体电路(IC)设计是两种不同的流程，IC主要是在Linux作业环境中，利用获得特定晶圆代工厂认证的电子设计自动化(EDA)工具以及制程设计套件来进行设计。而系统单芯片(SoC)设计通常是利用曼哈顿(Manhattan)几何来建立，并以GDSII或OASIS等网格状格式来呈现。当最后定案时，晶粒萃取(也就是晶粒的尺寸与各个接脚的位置)会被传送给利用其他格式(如LEF、AIF等)的封装团队。当IC设计完成签核后，便会输出档案给晶圆厂进行制造。
 
封装设计人员通常是利用在微软Windows作业系统中执行的EDA工具来进行设计。封装设计大量使用非曼哈顿(non-Manhattan)几何，而且通常不会精准地对应至IC设计的网格状格式。事实上，就资料格式来看，IC和封装领域的共通标准非常少。封装设计与实体晶粒通常都是利用AIF、MCM、ODB++以及Gerber等多种格式传输给封装业者或委外封测(OSAT)业者。
 
FOWLP设计的导入需要IC设计与封装设计领域之间的沟通，才能突破以上所描述的资料交换限制。为了最佳化整个封装设计，IC设计人员必须更了解封装的设计意图，同时，封装设计人员也必须更了解封装中的IC元件。举例来说，如果想要最佳化封装设计的尺寸或效能，就必须最佳化整个系统，而不仅止于个别的元素。
 
IC设计人员可能能够设计出一颗非常精巧的IC，但这么做，会使该晶粒在封装中的连接变得更为困难，因而扩大了封装的占位面积。同样地，封装设计人员也许能够设计出一颗精简紧凑的封装，但这可能导致IC设计人员不能让其晶粒输入输出(I/O)配对至特定的位置。这便是封装整合工具能够发挥功用的地方(图2)。这类型的工具可实现设计的协同最佳化，并能让双方的沟通更为顺畅。
 
资料格式转换成解方
幸运的是，即使芯片与封装两个领域之间的共通标准很少，但不代表须要拟定新的标准来弥补此落差。相反地，资料格式之间的转换可能是更好的方式，能同时符合所有人的需求，但还是需要工具与工具间的介面以及通讯标准。
 
虽然微软Windows与Linux间的沟通不易，但根据经验，利用虚拟网路连接(VNC)仍可以完成。市场上首创的商业可用FOWLP方法论，是由英飞凌开发的嵌入式晶圆级球闸阵列(eWLB)封装技术。然而，如果OSAT业者都采用完全相同的方式，就难以竞争的。
 
因此，所有主要的OSAT业者都在自行开发FOWLP流程。再加上台积电以其自有的InFO流程加入战场，现在封装设计公司有许多的生产选项。不过要决定哪一种方式是某种特定设计需求的最佳选择，是非常复杂的。一般来说，除了价格之外，产品方案通常是以他们能提供的封装占位面积来衡量。占位面积是由最小的垂直高度来决定，而最小的水平覆盖范围则是取决于晶粒间的最小间隔，以及互通RDL与BGA间距的最小线宽与间隔。
 
该选OSAT还是晶圆代工厂
此外，封装设计人员还面临另一项难题，即该选择OSAT业者还是晶圆代工厂。
 
晶圆代工厂诉求的主要效益有：
˙ 具备共享制造产线的能力，因此制造周期更短
‧ 单一接触窗口与一站购足的服务。
‧ 拥有数十年提供完整设计套件以及认证设计工具的丰富经验。
 
然而，台积电或其他纯晶圆代工厂无法达成的是，他们无法生产包含多家晶圆厂晶粒的封装元件。例如，业者不可能把三星制造的晶粒送到台积电，再将其放到InFO封装中。一方面，采用单一晶圆代工厂，便不需要把晶粒从晶圆代工厂送到OSAT业者，可节省时间，并确保所有的资讯从头到尾都不会漏失；另一方面，选择OSAT业者可使客户拥有晶圆来源的自由度，因此对整体封装解决方案的成本有更多的掌控。随着不同晶圆代工厂的晶粒制造方式，此选择也会影响整体FOWLP封装的价格。
 
最重要的是，不论选择晶圆代工厂或OSAT业者，FOWLP都将在市场上占有一席之地。但它并不是要取代所有需要矽晶中介层的设计，而是要实现具备多项重要优势的新兴设计方法论，这些优势都是封装设计人员想要拥有的。而随着3D IC技术持续发展，我们预期FOWLP市场将在未来几年持续成长。
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